Baru-baru ini, tim R&D Homsh ¢ telah menyelesaikan integrasi cascade tiga tingkat dari modul penangkapan teropong MD31, platform komputasi tepi RK3588 dan papan akselerator AXU9EGB FPGA,dan merilis laporan teknis bertahapDari penangkapan gambar mata 640 × 480 skala abu-abu oleh kamera, melalui penilaian kualitas, iris lokalisasi, inferensi fitur, 1: N pencocokan,untuk menampilkan hasil pengenalan kembali di layar seluruh pipa ini sekarang berjalan sepenuhnya di tiga papan perangkat keras.
Untuk Homsh, ini lebih dari sekadar tes integrasi yang sukses.Ini berarti kita telah bermigrasi kemampuan pengenalan iris sebelumnya berjalan pada PC industri Windows ke arsitektur tepi dengan konsumsi daya yang lebih rendah, faktor bentuk yang lebih fleksibel, dan kemampuan untuk dimasukkan ke dalam berbagai perangkat terminal.
Seluruh sistem mengadopsi arsitektur cascade: penangkapan dan pemotongan oleh kamera MD31, akses dan transmisi oleh RK3588, kesimpulan oleh AXU9EGB FPGA, dan umpan balik visual oleh RK3588.MD31 output dipotong gambar mata tunggal untuk kedua mata kiri dan kanan; RK3588 berjalan pada Android ARM64, yang bertanggung jawab untuk binokular pairing, manajemen tugas dan transmisi jaringan; FPGA menangani gerbang kualitas dan semua algoritma iris,dan mengirim hasil kembali ke RK3588 untuk ditampilkan.
Pembagian kerja ini membawa makna yang lebih dalam: penangkapan kamera dan kesimpulan FPGA sepenuhnya terputus, terhubung oleh lapisan semantik protokol yang bersatu.Setiap set gambar mata kiri dan kanan dikaitkan dengan ID operasi dan nomor urutan yang secara ketat meningkat, memastikan tidak ada kebingungan antara bingkai pratinjau, bingkai uji ulang dan bingkai dari tugas sebelumnya.baik solusi Windows warisan kami dan solusi RK3588 baru berbagi satu set yang sama dari protokol FPGA dan definisi hasil kesimpulan, dengan satu set layanan on-board yang mendukung dua generasi sistem host.
Aliran data keseluruhan dari kaskade tiga tingkat
FPGA mengembalikan status kualitas, identitas kandidat, skor kesamaan, jarak, ambang batas dan durasi tahap bersama-sama, membuat seluruh proses pengakuan sepenuhnya terlihat oleh pengguna.
Bagian terberat dari pipa terletak pada AXU9EGB. Berdasarkan Zynq UltraScale + MPSoC FPGA board, dan diaktifkan oleh Vitis AI 3.0 dan percepatan perangkat keras DPU,ia melakukan pipa inferensi tujuh langkah lengkap: dari validasi input, pupil dan iris lokalisasi melalui model melingkar enam parameter, kualitas gerbang, Daugman kutub koordinat unwrapping,untuk generasi fitur iris 512-dimensi oleh IResNet100 jaringan dalam, 1:N pencocokan setelah normalisasi L2, dan akhirnya mengembalikan hasil bersama dengan latensi per-tahap.
Memungkinkan jaringan dalam seratus lapisan untuk secara stabil mengekstrak fitur pada FPGA bergantung pada keselarasan ketat antara kuantisasi model, dataset kalibrasi dan distribusi gambar kamera nyata,serta backend akselerasi nol salinan khusus untuk model melingkarInilah yang dilakukan Homsh selama 15 tahun: memasukkan algoritma ke dalam perangkat keras, sehingga pengenalan terjadi sedekat mungkin dengan perangkat.
Pipeline inferensi on-board tujuh langkah pada FPGA
Gambar yang gagal dalam pemeriksaan kualitas ditolak pada langkah ketiga, menghindari perhitungan fitur yang sia-sia.Vektor fitur iris 512-dimensi 7 langkah pipa inferensi onboard 326 tes kumulatif berhasil
Dalam hal logika penggunaan, sistem mematuhi prinsip "registrasi ketat, pengakuan fleksibel".baik templat mata kiri dan kanan pengguna harus melewati quality gate dan berhasil terdaftar; bingkai yang gagal, sisi mata duplikat dan sisi mata yang tidak diketahui dikecualikan dari jumlah pendaftaran.N terhadap template mata kiri dan kanan di perpustakaan template masing-masing. Pertandingan dari gambar mata kueri tunggal terhadap templat apa pun mengembalikan hasil. Pengguna tidak perlu memposisikan kedua mata untuk sistem; mata mana pun yang ditangkap diproses.
Kegagalan kualitas, ketidakcocokan sementara atau kesalahan komunikasi yang dapat diperbaiki tidak secara tiba-tiba mengakhiri tugas. Sistem mempertahankan status tugas dan terus menunggu set gambar berikutnya;setelah pemulihan koneksi, ia melanjutkan dari operasi ID dan nomor urutan yang diakui tanpa mengirimkan kembali frame yang sudah diterima oleh FPGA.latency , membuat keberhasilan, kegagalan dan upaya ulang terlihat oleh pengguna.
Pendaftaran membutuhkan templat teropong lengkap, sementara pengenalan hanya membutuhkan pertandingan dari kedua mata, menyeimbangkan keamanan dan pengalaman pengguna.
Apa yang paling kami banggakan dalam laporan bertahap ini sebenarnya adalah metodologinya. setiap kesimpulan verifikasi jelas dikategorikan menjadi empat jenis:"Diperiksa secara historis" dari catatan integrasi sebelumnya176 tes otomatis pada garis dasar Windows semua lulus,150 pengujian Python di atas kapal berhasil, dan fungsi registrasi/pengakuan dan pemulihan koneksi selesai integrasi semua ini didokumentasikan dalam laporan.Item yang belum diuji ulang di lokasi juga ditandai dengan jelas "Untuk diverifikasi" dalam warna hitam dan putih, tanpa ambiguitas.
Pengakuan iris adalah bisnis identitas, tidak meninggalkan ruang untuk "mungkin baik-baik saja". Mendokumentasikan ketidakpastian di atas kertas adalah komitmen kami kepada pelanggan kami, dan untuk diri kita sendiri.
Tiga angka kunci: 512 fitur dimensi yang dihasilkan melalui akselerasi DPU; semua 176 tes dasar Windows otomatis lulus; 150 catatan tes Python on-board lulus.
Penghakiman keseluruhan dari laporan ini adalah bahwa solusi saat ini telah meletakkan dasar untuk demonstrasi bertahap, integrasi dan dokumentasi,dengan batas arsitektur yang jelas dan arsitektur cascade keseluruhan yang secara teknis layakPrioritas berikutnya sama jelasnya: stabilitas end-to-end, kualitas gambar real-time, konsistensi polar koordinat unwrapping, dan pemantauan keadaan loop tertutup untuk operasi jangka panjang,Memindahkan pipa dari "fungsional" ke "stabil dan dapat diandalkan", dan kemudian ke produk siap produksi.
Dari chip pengenalan iris yang dikembangkan sendiri, untuk sinergi perangkat lunak-hardware antara algoritma dan FPGA, untuk pipa pengenalan lengkap hari ini tertanam dalam perangkat tepi,Homsh selalu percaya bahwa masa depan biometrik terletak di tepiLaporan bertahap ini adalah langkah lain menuju masa depan itu.
